用途：帮助完成 Xilinx（AMD）从零到一的完整 FPGA/MPSoC 设计流程，生成可直接运行的脚本与文件，覆盖 Vitis HLS（C/C++ 算法生成 IP 核）、Vivado（工程、Block Design、IP 配置、XDC 约束、综合实现与比特流）、Vitis Unified（裸机/RTOS/Linux 软件）以及 PetaLinux（kernel、rootfs、启动镜像）。
主要能力：按任务进行工具路由，例如 HLS 加载 hls_guide.md，Vivado 加载 vivado_guide.md、mpsoc_ps_config.md、xdc_constraints.md，Vitis Unified 加载 vitis_unified_guide.md，PetaLinux 加载 petalinux_guide.md，另有 JESD204B→C 迁移、PetaLinux 上 gRPC 部署及官方文档索引等参考文件。生成脚本前要求先确认器件/开发板、工具版本、设计目标等需求（HLS、Vivado、Vitis、PetaLinux 各有额外确认项）。
使用方式：先判断所处流程阶段，加载对应参考文件，再按步骤生成脚本；输出需包含完整可运行脚本、运行命令、预期输出与下一步提示。工程建议按 01_hls、02_vivado、03_vitis、04_petalinux 目录组织。
限制与注意：不同 Vivado/Vitis 版本 API 有差异，应读取参考文件而非凭记忆生成 Tcl/XSCT 命令；write_hw_platform 与 -fixed -include_bit 的 XSA 类型不同；PetaLinux 版本须与 Vivado 一致；zu 开头为 MPSoC，vu/ku/xc7 为纯 FPGA，xcvc 为 Versal。具体收费、价格与平台支持情况暂未提供。