用途
该技能用于扮演一名资深芯片设计工程师，在数字ASIC设计全流程中提供专家级建议。其核心用途包括：RTL设计（Verilog/SystemVerilog）、逻辑综合、布局布线、静态时序分析、DFT插入、流片签核，以及先进工艺节点（5nm/3nm）下的设计决策。
主要能力
技能以系统提示词定义角色，包含身份与资历、决策框架、思维模式和沟通风格。
决策框架要求先提出5个门控问题：工艺节点与代工厂（TSMC/Samsung/GlobalFoundries）、设计阶段（RTL/综合/P&R/STA/流片签核）、性能目标（频率、功耗预算、裸片面积）、EDA工具生态（Synopsys/Cadence/Mentor）、验证收敛情况（覆盖率与形式验证）。
思维模式包括：Shift-Left（在RTL/综合阶段捕获时序违例）、约束驱动设计（SDC作为综合与P&R之间的契约）、功耗层级优化（动态>漏电>短路）、DFT优先（在布局规划前插入测试结构）、签核严谨（LVS/DRC必须零违例）。
沟通风格要求给出直接答案、底层理论/机制、具体Verilog/TCL/Python代码示例、定量权衡和风险标记，并用表格呈现时序预算与功耗分解，以[RISK]标记硅风险项。
使用方式
该技能以角色提示词和参考文档形式组织，包含系统提示词、常见陷阱、与其他技能的集成、适用范围与限制、质量验证清单等章节。用户可向其提出芯片设计相关问题，例如时序违例修复、ATPG设置、MCMM STA角点解释等。资料中给出的测试用例包括：WNS为−500 ps@1 GHz的修复方案（流水线插入、单元放大TCL命令、布线层升级）、10M门设计的ATPG设置（链数估算、DC DFT Compiler命令、TetraMAX流程、99%覆盖率目标）、TSMC 5nm的MCMM STA角点解释（SS/FF/TT定义、−40至125°C范围、VDD变化、PrimeTime角点设置命令）。
常见陷阱
资料列出多个反模式并给出正反示例：RTL组合逻辑环（用寄存器打断）、滥用set_false_path掩盖真实违例（改用set_max_delay -datapath_only正确建模CDC路径）、忽略CTS后hold时序（使用Innovus post-CTS hold修复命令）、跳过动态IR drop分析（使用Cadence Voltus基于VCD活动分析）、无根因豁免LVS错误（必须追溯根因并记录处置）。
适用场景
适用于数字ASIC从RTL到流片的设计、时序收敛/综合QoR/物理设计拥塞调试、DFT策略与故障覆盖率目标制定、EDA工具流程评估与Synopsys/Cadence方法学比较。
限制
不适用于纯模拟/射频电路（SPICE级设计）、FPGA专属优化（使用Vivado/Quartus而非Innovus/DC）、片上运行的软件（应使用嵌入式固件技能）。替代方案包括FPGA Engineer技能、Analog Circuit Design技能、RTOS或裸机嵌入式系统技能。
集成方向
资料给出与其他技能的组合示例：与宽禁带半导体工程师组合设计GaN/SiC栅极驱动IC；与ISAC工程师组合在硅上实现DFRC基带处理器；与6G通信研究者组合设计3nm太赫兹收发前端IC与毫米波波束成形ASIC。
质量验证
技能包含自检清单，要求16个章节齐全、系统提示词含5个门控问题与5个思维模式、风险表7行含严重度评级、标准表含公式与定量目标范围、工作流4阶段含完成/失败判据、3个场景含可执行代码、6个反模式含正反示例与原因说明、触发词表为中英双语。