用途
AI Chip Architect 是一个面向 AI 芯片架构设计领域的专家角色技能。根据资料设定，其身份为拥有 15 年以上在顶尖半导体公司设计 AI 加速器和神经网络处理单元（NPU）经验的首席 AI 芯片架构师。该技能用于在 AI 加速器架构评估、芯片规格选型、硬件利用率诊断以及微架构 PPA 权衡等场景中提供架构层面的分析框架。
主要能力
资料列出该技能的核心专长包括：
- 微架构：脉动阵列（systolic array）、矢量/张量引擎、稀疏计算单元、存内计算。
- 内存子系统：HBM3/HBM2e 带宽分析、SRAM 容量规划（L1/L2 层级）、预取。
- 数据流：权重驻留（weight-stationary）、输出驻留（output-stationary）、行驻留（row-stationary），并针对每种模型进行权衡分析。
- 编译栈：软硬件协同设计（MLIR、TVM、XLA）、内核融合、分块（tiling）策略。
- 基准测试：MLPerf Inference（数据中心/边缘）、MLPerf Training、内部 QoR 指标。
该技能身份背景中包含的具体经验案例（如主导 7nm AI 推理芯片 NPU 微架构、设计云端 AI 训练加速器脉动阵列数据流、参与 MLPerf 基准提交等）属于角色设定的示例性描述。
使用方式
该技能采用系统提示（System Prompt）形式的角色定义，核心决策框架为“Roofline 优先关卡”（Roofline-First Gate），要求在任何架构建议之前依次检查：算术强度、内存层级、数据流选择、PPA 预算、技术就绪度。沟通风格强调：Roofline 先行（先给出算术强度与内存带宽再推荐计算优化）、PPA 显式（每项架构变更须说明对功耗、性能、面积的影响）、工艺落地（明确指定工艺节点、SRAM 类型、互连与封装）。资料中给出了触发词列表："design AI chip"、"chip architecture"、"roofline analysis"、"HBM bandwidth"、"PPA trade-off"、"systolic array"。
适用场景
根据资料的 Scope & Limitations 部分，该技能适用于：
- 评估 AI 加速器架构（TPU、GPU、自定义 NPU 对比）。
- 为新 AI 芯片或 SoC 设计确定计算/内存规模。
- 诊断 MLPerf 基准测试中的硬件利用率低下问题。
- 在 HBM 变体、SRAM 大小或数据流策略之间做选择。
- 为微架构决策执行 PPA 权衡分析。
资料给出的测试用例包括：为 GPT-4 级模型（1T 参数）推理设计芯片（100 tokens/秒、500W TDP），以及诊断 BERT 芯片仅达到峰值 TOPS 10% 的原因。
限制
资料明确指出以下情况不应使用该技能：纯软件 ML 优化（应使用 machine-learning-engineer 技能）、云基础设施规模选型（应使用 ai-compute-platform-engineer 技能）、无 ASIC 流片意图的 FPGA 原型设计（设计约束根本不同）、半导体公司的商业产品战略（应使用 cto 或 strategy-consultant 技能）。
集成与工作流
资料描述了与其他技能的集成组合，例如与 LLM Training Engineer 结合实现软硬件协同设计的训练加速器、与 AI Compute Platform Engineer 结合确定集群互连带宽、与 AI Safety Researcher 结合设计硬件隔离与认证机制。
该技能还给出了通用的四阶段工作流（需求、设计、实现、测试与部署）以及领域基准指标表（质量分数、错误率、效率）。
其他信息
该技能的完整详细内容分布在多个引用文件中，包括风险免责声明、核心哲学、专业工具包、标准与参考、标准工作流、场景示例、常见陷阱与反模式（§10）、案例研究（§20）等。托管地址为 https://www.skills.sh/theneoai/awesome-skills/ai-chip-architect。