用途：将功能规范（真值表、布尔表达式、文字描述或标准模块名，如4位行波进位加法器）转化为组合逻辑电路设计，从规范一路做到门级原理图，并可选转换为纯 NAND 或纯 NOR 实现。适用于实现布尔函数、设计加法器/多路选择器/译码器/比较器等组合模块、教学或评审数字逻辑设计，以及为顺序电路或 CPU 架构仿真准备组合数据通路部件。
主要能力与步骤：
- 明确电路接口：列出全部输入输出信号、位宽、位序，写出真值表或最小项/最大项集合、无关项和时序要求。
- 推导最小布尔表达式：对每个输出求最小 SOP（或 POS），识别多输出间的共享乘积项与 XOR/XNOR 模式，记录文字数与项数。
- 映射到门级网表：每个乘积项对应多输入 AND，和项对应 OR；记录门类型、输入、输出、扇入；超扇入约束时用平衡树分解。
- 可选通用门转换：按 De Morgan 定律转为只用 NAND 或只用 NOR，并用气泡推除冗余反相，比较转换前后门数。
- 穷举仿真验证：对最多 16 输入（65,536 种组合）逐一遍历，按拓扑序传播信号，与规范比对；大电路用边界和随机测试向量；可统计关键路径深度与最坏延时。
限制与注意：组合电路不得存在反馈回路，否则会变成锁存器，如需状态应改用顺序电路技能；NAND/NOR 转换最易丢失反相，需系统化气泡推除；门延迟估算未计入实际的连线延迟；多输出共享门时修改一处需重新验证全部输出。资料未提供具体安装命令、运行环境或收费信息。