用途：为固件与内核工程师提供足以阅读 RTL 的 Verilog/SystemVerilog 素养，涵盖模块、时钟与复位、组合逻辑与时序逻辑、总线接口，以及硬件行为为何能解释驱动缺陷。它不是 HDL 设计课程的替代品。
适用场景：参考手册描述不清时，用 RTL 澄清寄存器行为；理解时钟域交叉（CDC）缺陷；将 DMA/AXI 事务与驱动执行顺序对应；与硬件团队一起看 SoC 框图。
主要能力与要点： 模块结构：模块含 input wire、output reg 等端口；always @(posedge clk or negedge rst_n) 描述时序逻辑。wire 表示组合/连线；always 块中的 reg 通常是触发器，除非使用 always @() 的组合写法。 可综合子集：posedge clk 为寄存更新；assign x = a & b 为组合逻辑；always @() 中的 case/if 为多路选择逻辑；参数 #(.WIDTH(32)) 可配置位宽。可综合 RTL 中应避免 #delay，它仅用于仿真。 复位规则：常见的异步置位、同步释放（rst_sync_n）；固件需等待复位后的建立时间，参见参考手册复位章节；多个复位域意味着外设可能需要显式软复位位。 总线协议：APB 用于慢速外设和简单寄存器接口；AHB 提供更高片上吞吐；AXI 用于 DMA 和现代 SoC，具有突发和通道。Linux regmap 的 MMIO 映射对应 RTL 地址图中的 APB/AXI 从设备译码。 时钟域：跨 clk_a 到 clk_b 的信号需要同步器（至少 2 级触发器）。亚稳态会造成间歇性固件缺陷，无法仅靠软件修复。 仿真与硅片差异：开源仿真可用 iverilog -o sim.vvp design.v tb.v 然后 vvp sim.vvp；QEMU 或外设模型可能无法复现 RTL 边界情况。 Agent 用法示例：/verilog-basics-for-lowlevel Explain this APB register block and when STATUS bit updates relative to WRITE
常见问题与对应：位只翻转一次，原因可能是 RTL 中的脉冲，可在驱动中轮询锁存或读清零；随机数据损坏，原因可能是 CDC，需硬件同步器而非延迟绕过；读到旧数据，可能是总线桥缓冲，应遵循参考手册的顺序或屏障；中断卡住，可能是 RTL 中电平与脉冲差异，需匹配处理器的 ACK 序列。
限制：本技能聚焦阅读 RTL，不涉及编写或综合设计；Verilog 与 VHDL 混用的 SoC 文档中应重点关注接口信号表。资料未提供收费、价格或平台信息。