用途：面向 FPGA/ASIC 的 DDC 或接收前端设计，用 dsphdl System 对象搭建 NCO + 混频器 + 抽取链，仿真流式 HDL 优化架构并生成 Verilog/VHDL。整数抽取链路为 RF 输入→混频器→CIC 抽取→补偿 FIR 抽取→基带输出；非整数抽取在 CIC 与 FIR 之间加入 Farrow 做细速率调整。
主要能力：NCO 相位增量按 phaseInc = round((-Fc * 2^AccumulatorWL) / Fs) 计算；混频器用单条 fi() 表达式直接相乘，不用 conj()；CIC/FIR 的 OutputDataType 设为 'Same word length as input'，Farrow 用 'Same as first input'；FIR 设置 NumCycles 以复用乘法器；NCO 的 PhaseIncrementSource 设为 'Property'。所有级每时钟周期都调用，valid 逐级传递，数据必须与其同一次调用返回的 valid 配对使用。测试信号为实数基带波形乘以复载波指数。
使用方式：先交互式收集 Fs、载波、输出速率、带宽、输入字长、抽取分级与 HDL 语言等规格，再计算派生参数并校验 signalBandwidth/2 < Fs_out/2。用 dsp.CICCompensationDecimator 设计补偿滤波器（不可用 fir1()），随后实例化 dsphdl.NCO、dsphdl.CICDecimator、dsphdl.FIRDecimator 并仿真。生成 HDL 时，dsp.CICCompensationDecimator 不支持代码生成，须先在 MATLAB 中算出系数并硬编码进 HDL 函数；所有 System 对象声明为 persistent 并在 isempty 中初始化。测试平台只绘图供目视检查，不做相关性或数值通过/失败校验。
限制：不适用于非 HDL 工作流（如嵌入式 C 代码生成）；资料未提供收费、价格与平台信息。