用途：把 HDL 当作并发硬件的描述，围绕明确的时序与电气接口开展 FPGA 逻辑设计、审查、仿真失败排查、资源问题、CDC/时序分析、实现与硬件发布。先确定要做的决策与设计边界，再选用最小但完整的证据集。
主要能力：记录器件/封装、板卡版本、时钟、复位、I/O 电压与引脚约束；先声明事务语义、延迟、吞吐、背压、丢失/重复策略、初始化与算术行为；分离可综合设计与仅验证构造；在解读时序余量前审查约束覆盖与例外意图；按任务路由到目标与接口契约、RTL 与算术、仿真与验证、时钟复位与 CDC、时序与约束、实现与资源、发布与硬件验证等参考与模板。
使用方式：默认循环为——先规定可观测行为（端口、位宽、符号、单位、时钟域、复位语义、接受与有效时刻、停顿行为、速率与缓冲策略，数值运算推导中间位宽与二进制点、舍入/饱和/溢出策略）；再实现并检查推断出的存储器、DSP、进位与寄存器结构；然后构建带参考模型或记分板、显式超时与诊断失败的自检 testbench，并用受控变异确认测试能失败；接着建模时钟、复位与跨域，按语义选择同步或传输架构；最后针对真实接口收敛时序并保留发布证据（源码与约束哈希、工具版本、器件封装、报告、测试与产物哈希，并说明执行了哪些阶段）。
可执行示例：离线夹具检查器需 Python 3、Icarus Verilog 与 Yosys，命令为 python3 scripts/fpga_fixture.py --json --output /path/to/new-fixture-results，须在技能目录运行或用完整路径调用，输出目录须为空或新建，改位宽或种子前先读 --help；检查器测试在 scripts/test_fixture.py，运行 python3 -m pytest scripts/test_fixture.py --no-cov -q，集成测试在工具缺失时显式跳过。该夹具无引脚约束、布局布线、时序签核、CDC 或物理硬件证明，不可当作假定板卡工程烧录。
限制：ESP32 固件、引脚限制、框架 API、烧录与 OTA 属于 esp32-development 技能；平台中立的元件选型、原理图、负载/驱动与台架测量属于 electronics 技能；厂商工具管理、安装与运维需该工具当前文档或专门技能；高速板级通道、RF、EMC、电源完整性与合规签核需相应专家证据。编程、复位、擦除或改动已连接硬件前须确认目标、范围与回滚路径，只读发现可先行。缺失事实暂未提供。