用途：gf 是 GateFlow 中所有 SystemVerilog 开发的主入口，目标不是只生成代码，而是交付经过验证、lint 干净且可运行的代码。
主要能力：作为编排器，它把任务路由到专用智能体（如 sv-planner、sv-orchestrator、sv-codegen、sv-testbench、sv-debug、sv-refactor、sv-verification、sv-formal、sv-synth、sv-pinmap、vhdl-codegen、pcb-designer 等），并通过 gf-lint、gf-sim 等技能执行验证，按结果循环迭代。
使用方式：遵循强制规则——始终通过智能体而非直接改代码；默认继承用户会话模型；创建任务先规划（sv-planner），简单单模块任务可直接路由到 sv-codegen；路由前用 AskUserQuestion 澄清需求；创建任务默认并行构建（sv-orchestrator），用户可要求单线程。验证结果以 GATEFLOW-RESULT / GATEFLOW-RETURN 结构化块返回，需解析 STATUS 并按决策表处理：PASS 继续，FAIL 交给 sv-refactor 或 sv-debug，ERROR 报告用户。每次验证后需通过验证门，检查文件是否真实存在。重试按文件×阶段计数，第三次失败停止并询问用户。
适用场景：SystemVerilog/RTL 模块创建、测试平台生成、仿真调试、断言与覆盖率、形式验证、综合与引脚约束，以及 VHDL 和 PCB 相关任务。
限制：资料未提供具体安装命令、收费、价格、平台支持或性能数据；部分行为依赖 AGENTS.md 与仓库文档索引。