用途：GF-Synth 是 codejunkie99/gateflow-plugin 中的一项技能，借助 Yosys 对 SystemVerilog/Verilog 设计进行综合，并输出面积、时序和资源利用率信息。
主要能力：检测 Yosys 是否安装；综合前扫描不支持的 SV 结构（interface、modport、class、bind）；根据项目上下文（.gateflow/project.yaml）确定目标；将开发板映射到 Yosys 综合目标；通过 sv-synth 智能体或直接运行综合；解析统计输出中的 LUT/FF/BRAM/DSP；以结构化格式报告结果。
使用方式：先运行 which yosys 检查工具；若未安装，macOS 用 brew install yosys，Linux 用 sudo apt install yosys。综合前用 grep -rn "^\sinterface\s|^\smodport\s|^\sclass\s|^\sbind\s" <files> 扫描不支持的语法，若发现则警告用户且不继续。随后按工作流执行综合并解析结果。结果以 ---GATEFLOW-RESULT--- 块输出，包含 STATUS（PASS/FAIL/ERROR）、RESOURCES（LUTs、FFs、BRAM、DSP）、TARGET（ice40、ecp5、gowin、xilinx、generic）、FILES 和 DETAILS。
适用场景：需要对 Verilog/SystemVerilog 设计做资源与面积评估、面向 FPGA 目标进行综合的硬件开发流程。
限制：依赖 Yosys，未安装时无法综合；不支持 interface、modport、class、bind 等 SV 结构，遇到时不会继续，否则会产生难以理解的错误。其他细节暂未提供。