用途：为 GateFlow 提供 FuseSoC 构建系统集成，生成 FuseSoC .core 文件，并通过 Edalize 后端驱动综合与仿真流程。
主要能力：支持 CAPI=2 的 .core 文件模板与完整 schema，包含 filesets、targets、parameters 等结构；可定义仿真、综合、lint 等目标；支持依赖管理，使用 VLNV 标识与版本约束（精确、>=、^、~）；支持多种文件类型（verilogSource、systemVerilogSource、vhdlSource、xdc、PCF、LPF、CST）；可对接 Edalize 后端，包括 verilator、icarus、vivado、quartus、yosys、icestorm、trellis 等。
使用方式：通过 fusesoc run 命令运行目标，例如 fusesoc run --target=sim vendor:lib:design 进行仿真，--tool=icarus 指定仿真器，--target=synth_ice40 进行综合，--target=lint 仅做 lint；使用 fusesoc core list 列出核心，fusesoc library add name URL 添加库。工具后端选项可配置，如 icestorm 的 pnr、nextpnr_options，verilator 的 mode、verilator_options，vivado 的 part、synth 等。支持自动生成：扫描项目、读取 .gateflow/project.yaml 并生成 .core 文件。结果通过 GATEFLOW-RESULT 块输出，包含 STATUS、FILES、DETAILS。
适用场景：FPGA/ASIC 设计中的仿真、综合、lint 与多工具链构建管理。
限制：资料未提供具体安装步骤、收费信息、平台支持范围及实际效果说明。