用途：该技能用于在用户要求编写测试平台、测试模块、添加断言、创建测试激励或验证设计时，提供 SystemVerilog 验证代码的模板与模式。
主要能力：给出标准测试平台模板，包含 timescale 声明、DUT 实例化、时钟生成、复位序列、波形转储、测试激励、可选自检和测试完成。提供时钟生成模式（固定频率、参数化周期、多时钟）、复位模式（低有效异步复位、可复用复位任务）、激励任务（写事务、带超时等待、随机激励）、断言（立即断言、并发断言、序列检查）以及带汇总的测试完成统计。
使用方式：按模板替换 <dut_name> 并匹配 DUT 参数与端口；时钟用 initial 块配合 forever 翻转；复位用 repeat 等待若干时钟周期后释放；激励在 initial 块中初始化输入、等待复位释放后按测试用例驱动；波形用 $dumpfile 与 $dumpvars 捕获；断言用 assert 或 assert property 检查输出未知值与握手时序；结束用 $finish，统计用 final 块输出总数、通过数与失败数。
适用场景：模块级或系统级验证、接口握手检查、边界条件测试、随机激励回归。
限制：资料未提供具体工具链、仿真器兼容性、安装命令或收费信息；模板中的参数、端口和测试用例需按实际设计调整，不能直接套用。