用途：为 SystemVerilog RTL 设计提供编码规范、设计模式与综合指南，适用于模块设计、FSM/状态机、流水线等场景。
主要能力：
- 编码规范：推荐用 logic 声明信号，避免 reg/wire；时序逻辑用 always_ff 配非阻塞赋值 <=，组合逻辑用 always_comb 配阻塞赋值 =，避免 always_latch。
- 设计模式：参数化模块（如 FIFO，含 WIDTH/DEPTH/FWFT 参数与 $clog2 地址宽度）、typedef enum 状态机（状态寄存器+次态逻辑+输出逻辑）、流水线级（valid/ready 握手）、2FF 同步器跨时钟域、generate 条件与迭代块。
- 综合指南：推荐 always_ff/always_comb、unique/priority case、'0/'1 复位值、同步复位、命名端口连接；避免 initial、#delays、force/release、fork/join、不完整 case 与缺失 else（会推断锁存器）。
- 时序模式：寄存输出、流水线打拍以改善时序。
- 常见模块：FIFO、仲裁器、寄存器堆、计数器、移位寄存器、多路选择器、编码器/解码器。
使用方式：作为参考文档，在编写 RTL 时按上述模式与规范套用模板；示例代码可直接参考结构。
限制：资料未提供安装命令、工具链、仿真/综合平台、收费与价格信息；示例为参考模板，实际综合结果依赖具体工具与目标器件。