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更新于 11-16 00:04

编程与开发

41,206 个结果

yzr-coding-style

这是一个公共代码风格规则集技能,供 AI 代理在编写、修改代码或进行代码巡检(review)时遵循。规则集以生产代码的维护成本为判断立场,涵盖命名与签名、函数粒度、参数与接口、职责归属、条件逻辑、死代码、重复代码、魔法值、注释、错误处理、边界校验、接口语义等方面,并区分“写代码”与“巡检”两种工作流。写代码时按规则集编写并在交付前自查;巡检时只以规则集为发现依据,输出对话内报告与修改方案,不直接修改代码。适用于新功能、修 bug、重构、重写、补测试以及用户要求 review、巡检等场景。

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caveman

Caveman 是一个以极致节省 Token 为目标的技能协议,其说明文档标题为「Caveman Protocol」,核心口号是「Minimize tokens in. Minimize tokens out.」(最小化输入 Token,最小化输出 Token)。它通过一套决策层级、YAGNI 过滤规则、强制 RTK 命令集成、单行解决方案偏好和极度精简的输出语法来压缩上下文与回复长度。协议要求所有 shell 命令必须经由 rtk 路由执行(如 rtk git status、rtk ls、rtk find),据称 RTK 钩子可压缩输出 60-90%,只保留错误、diff 和关键信号。还附带两个脚本:scripts/audit.py <path> 用于审计文件或目录是否违反决策层级;scripts/install-hooks.sh 用于安装 git pre-commit 钩子以拒绝违规提交。该技能适用于需要最大化上下文效率的场景,激活条件为追求上下文高效。

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deslop

deslop 是一个用于检测并重写 AI 生成代码中“slop”(低质冗余代码)的技能,目标是在严格保持行为不变的前提下,将代码改写为资深工程师风格的简洁、生产级代码。它会先明确改动范围并建立行为基线(运行测试、类型检查、构建),再对照分类法识别注释冗余、防御性冗余、抽象冗余、重复、死代码、命名不当、兼容层冗余和测试冗余等问题,然后以“先删除、后重构”的原则进行重写,最后重新运行基线命令验证并输出报告。

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ddd standard architecture rules

这是一套面向 DDD(领域驱动设计)应用架构的规则集,用于约束分层边界、依赖方向、状态归属与职责分离。规则要求系统明确划分为 Domain、Application、Infrastructure、Presentation 四层,每个文件只能属于一个层级,并只允许 Domain → Application → Infrastructure → Presentation 的单向依赖。Domain 层须为纯 TypeScript,不含框架、异步或 I/O;Application 层负责用例编排并作为业务状态唯一真相持有者;Infrastructure 层只实现接口、不承载业务规则;Presentation 层只负责显示与交互,且只能通过 Application Facade 访问业务。规则还涵盖状态单一权威来源、接口定义归属需求方、shared 模块限制、命名与结构一致性,以及可通过 lint、test 或 CI 验证的演进要求。

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a2ui-implement-new-sdks-for-client-language

该技能为 AI 代理或贡献者提供分阶段、循序渐进的执行指南,用于从零实现 A2UI 的三类 SDK:Core SDK、Framework Adapter(框架适配器/渲染器)以及 Inference SDK(智能体/推理 SDK)。Core SDK 部分要求先阅读核心蓝图与 v1_0 JSON 规范(common_types、server_to_client、basic/catalog),再产出架构方案并等待人工评审,随后依次实现响应式 Observable/Signal、协议结构、DataModel 与 JSON Pointer 路径解析、核心状态模型、上下文映射与 MessageProcessor,并分两阶段完成 Basic Catalog 的基础组件与全量组件及函数支持;Framework Adapter 部分要求阅读框架适配器蓝图与基础目录实现指南,制定组件注册表、Surface 入口与状态桥接方案并等待评审,再实现适配器与生命周期管理、基础目录渲染、Gallery 测试应用及全量目录支持;全程以单元测试、响应式验证和视觉一致性测试作为里程碑。

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place-and-route

该技能面向 FPGA 布局布线(Place and Route)优化与物理实现,提供从规划到收敛的专家级流程指导,覆盖大设计布局规划、Pblock 与布局约束、布线拥塞分析与缓解、物理优化指令、增量实现流程、时序收敛、时序违例分析与修复,以及利用率和时序报告生成。技能包含 place-and-route.js、timing-closure.js、clock-network-design.js 三个目标处理脚本,依赖对 Vivado、Quartus 等布局布线工具的认知、FPGA 架构知识和物理约束语法。适合在 FPGA 物理实现阶段需要提升时序与资源利用率的工程师使用。

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verilog-sv-language

Verilog/SystemVerilog 语言技能,面向 FPGA 与 ASIC 设计,遵循 IEEE 1364 与 IEEE 1800 标准,提供可综合 RTL 代码生成与规范编码实践。该技能覆盖 always_ff、always_comb、always_latch 的正确使用,SystemVerilog 接口与 modport,参数化模块与 localparam,packed/unpacked 数组,package 与 import,阻塞与非阻塞赋值规则,以及厂商综合属性等。适用于 RTL 模块设计、测试平台生成、UVM 环境开发等流程,输出包含模块、package、合规性与产物清单的结构化结果。

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estimate

Estimate 是一个用于估算任务与工单工作量的 Claude 技能,通过分析代码复杂度、依赖关系、范围、风险和历史模式来给出估算。适用于用户询问“这要多久”“这个任务多大”等场景。它提供结构化流程:先明确估算范围并分析代码库,再拆解子任务、评估复杂度因素,然后使用 T 恤尺码、时间范围、故事点或基于任务等多种方法估算,并附带风险调整、置信度、历史校准、冲刺适配分析和拆分建议,最后按固定格式输出估算结果。

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impact-analysis

Impact Analysis 是一个用于变更影响分析的结构化技能,目标是在编写代码之前尽可能完整地绘制变更的爆炸半径,提前发现潜在意外。它围绕提议的变更,分析其对现有系统、服务、团队、API、数据库、基础设施和工作流的影响。技能定义了变更分类(如配置修改、缺陷修复、新增功能、API 变更、数据库模式变更、服务迁移、共享库更新、基础设施变更、认证授权变更、数据模型变更),并给出各类变更的典型影响范围和风险等级。随后按代码、API、数据库、服务与集成、基础设施、测试、文档等层面提供对应的 grep/find 类检索命令与检查思路,用于发现受影响文件、接口、查询、配置、测试和文档。技能还要求绘制直接与传递依赖图、识别破坏性变更、梳理需要知会的人员与沟通计划、制定迁移与回滚策略、建立风险矩阵,并按变更类型提供检查清单。输出需保存为项目根目录 project-decisions/ 下的 Markdown 文件,文件命名格式为 YYYY-MM-DD-impact-[kebab-case-topic].md。

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optimize

optimize 是一个面向代码性能优化的 Claude 技能,用于分析代码中的性能问题,包括低效算法、内存泄漏、不必要的重新渲染、数据库查询问题和资源瓶颈。它按照一套结构化流程开展分析:先明确“慢在哪里”(如页面加载、API 响应、构建时间、查询或渲染),再依次检查算法与数据结构(时间复杂度、嵌套循环、数据结构选型)、数据库与查询(N+1 查询、缺失索引、过度读取、分页、连接池)、内存(泄漏、大对象滞留、无界缓存、流式处理)、前端性能(重渲染、包体积、代码分割、图片优化、布局抖动、虚拟化、Web Worker)、API 与网络(缓存、批量请求、压缩、并行化、超时)、并发与异步(并行度控制、防抖节流、事件循环阻塞、队列)以及构建与工具链(转译、tree shaking、重复依赖、CI/CD 缓存)。输出采用统一格式:标注影响等级(🔴 高、🟡 中、🟢 低)、类别与文件行号,说明问题、当前复杂度或估算影响、建议修复方式、预期收益,并给出前后代码对比示例。分析结尾会总结最大瓶颈、快速见效项、预计整体提升以及验证改进的度量方案。

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